Xilinx FPGA高速串行传输技术与应用

第1章 数据传输技术综述与发展趋势
1.1 数据传输技术简介
1.1.1 并行传输技术简介
1.1.2 串行传输技术简介
1.2 高速串行传输技术的应用需求
1.2.1 高速并行传输的技术瓶颈
1.2.2 高速串行传输的技术优势
1.3 高速串行传输技术的推动力
1.3.1 I/O技术的不断改进
1.3.2 多重相位技术
1.3.3 线路编码技术
1.3.4 扰码传输技术
1.3.5 发送预加重技术
1.3.6 接收均衡技术
1.4 高速数据串行传输的解决方案
1.5 本章小结

第2章 常用高速串行传输接口协议简介
2.1 XAUI协议简介和应用
2.1.1 以太网技术的发展历程
2.1.2 XGMII接口简介与分析
2.1.3 XAUI协议的技术优势
2.1.4 XAUI协议详解
2.2 Interlaken协议应用简介
2.2.1 Interlaken协议简介
2.2.2 Interlaken协议数据格式
2.2.3 Interlaken接口信号简介
2.3 SATA协议简介和应用
2.3.1 SATA协议简介
2.3.2 SATA协议分层模型
2.3.3 SATA接口信号说明
2.4 PCI-Express协议简介和应用
2.4.1 PCI-Express协议简介
2.4.2 PCI-Express协议分层模型
2.4.3 PCI-Express Slot物理接口简介
2.5 RapidIO协议简介和应用
2.5.1 RapidIO协议简介
2.5.2 RapidIO分层模式说明
2.5.3 RapidIO接口信号描述
2.6 Aurora协议简介和应用
2.7 ATCA机箱的背板串行技术
2.7.1 PICMG3.0规范简介
2.7.2 ATCA机箱的背板接口标准
2.8 本章小结

第3章 Virtex-6 GTX收发器的功能结构和应用概述
3.1 Virtex-6 GTX收发器的功能和结构
3.1.1 Virtex-6 GTX收发器的功能简介
3.1.2 Virtex-6 FPGA中的GTX架构
3.1.3 Virtex-6 GTX收发器的内部电路结构
3.2 TX发送端的功能和结构说明
3.2.1 TX Interface接口说明
3.2.2 TX发送端的时钟结构
3.2.3 TXOUTCLK时钟应用说明
3.2.4 TX发送端的复位过程描述
3.2.5 TX发送端的8b/10b编码器
3.2.6 TX发送端的缓冲区介绍
3.2.7 TX发送端的PRBS模式产生器
3.2.8 TX发送端的极性控制功能
3.3 RX接收端的功能和结构简介
3.3.1 RX接收端的功能说明
3.3.2 RX接收端的时钟电路结构
3.3.3 RX极性控制
3.3.4 RX接收端的PRBS模式检测器
3.3.5 RX接收端的字节和字对齐功能
3.3.6 RX接收端的LOS状态机
3.3.7 RX接收端的8b/10b解码器
3.3.8 RX接收端的弹性缓冲区
3.3.9 RX接收端的时钟纠正功能
3.3.10 RX接收端的通道绑定功能介绍
3.3.11 RX接收端的复位初始化
3.3.12 RX Interface接口说明
3.4 本章小结

第4章 XAUI核的功能简介和应用说明
4.1 XAUI协议应用简介
4.2 Xilinx XAUI核功能简介
4.2.1 Xilinx XAUI核应用概述
4.2.2 Xilinx XAUI核功能描述
4.3 XAUI核的接口信号描述
4.3.1 XAUI接口信号概述
4.3.2 用户端接口简介
4.3.3 GTX收发器接口简介
4.3.4 MDIO管理接口简介
4.3.5 配置和状态接口信号
4.3.6 时钟和复位接口简介
4.4 XAUI核内部时钟结构
4.5 XAUI核的定制和创建
4.5.1 XAUI核的生成
4.5.2 建立XAUI核仿真工程
4.5.3 自生成数据的XAUI核仿真说明
4.6 本章小结

第5章 Xilinx PCI-Express核简介
5.1 Xilinx PCI-Express核学习导读
5.2 Xilinx PCI-Express核概述
5.2.1 Xilinx PCI-Express核的技术优势
5.2.2 Xilinx PCI-Express核总览
5.3 Xilinx PCI-Express核的协议层次简介
5.3.1 Xilinx PCI-Express核的协议层次
5.3.2 Xilinx PCI-Express核的配置空间简介
5.4 Xilinx PCI-Express 核的顶层接口信号
5.4.1 Xilinx PCI-Express核的系统接口信号
5.4.2 Xilinx PCI-Express接口信号
5.5 Xilinx PCI-Express核的AXI4接口信号
5.5.1 Xilinx PCI-Express核的公共接口信号
5.5.2 Xilinx PCI-Express核的事务发送接口信号
5.5.3 Xilinx PCI-Express核的事务接收接口信号
5.6 Xilinx PCI-Express核的其他接口信号
5.6.1 Xilinx PCI-Express核的物理层接口信号
5.6.2 Xilinx PCI-Express核的配置接口信号
5.6.3 Xilinx PCI-Express核的中断接口信号
5.6.4 Xilinx PCI-Express核的差错报告信号
5.6.5 Xilinx PCI-Express核的动态配置接口信号
5.7 Xilinx PCI-Express协议的TLP格式
5.7.1 TLP概况
5.7.2 TLP格式介绍
5.7.3 TLP类型和格式字段编码字段介绍
5.7.4 Length字段与字节使能字段介绍
5.7.5 其他协议字段简介
5.7.6 TLP包格式查询表
5.8 本章小结

第6章 Xilinx PCI-Express核的生成与定制
6.1 Xilinx PCI-Express核的例化
6.1.1 集成核Endpoint结构概述
6.1.2 集成核Rootport结构概述
6.1.3 Xilinx PCI-Express核的生成
6.1.4 Xilinx PCI-Express核的仿真
6.1.5 Xilinx PCI-Express核的实现
6.1.6 Xilinx PCI-Express核的字典结构和内容
6.2 Xilinx PCI-Express核的自定义生成
6.2.1 Xilinx PCI-Express核的基本参数设置
6.2.2 Xilinx PCI-Express核的基地址寄存器
6.2.3 Xilinx PCI-Express核的配置寄存器设置
6.2.4 Xilinx PCI-Express核的高级设置
6.3 程控输入/输出示例设计
6.3.1 Xilinx PCI-Express核的PIO系统概述
6.3.2 Xilinx PCI-Express核的PIO 硬件
6.3.3 Xilinx PCI-Express核的PIO 应用
6.4 本章小结

第7章 Xilinx PCI-Express核事务层接口设计
7.1 事务层TLP格式简介
7.1.1 TLP的字节序
7.1.2 TLP的相关说明
7.2 事务层TLP的传送
7.2.1 TLP 传送的基本操作流程
7.2.2 连续事务的发送
7.2.3 发射通路的源节制
7.2.4 发射通路的目标节制
7.2.5 发射通路的源中止
7.2.6 目的端事务忽略
7.2.7 发射通路上的错误标记
7.2.8 发射通路的流传输
7.2.9 附加 ECRC的事务
7.3 事务层TLP包的接收
7.3.1 TLP 接收的基本操作流程
7.3.2 接收通路的数据节制
7.3.3 连续事务的接收
7.3.4 接收通路的重排序
7.3.5 接收通路的EP和 TLP Digest字段使用
7.3.6 接收通路的基地址寄存器匹配
7.3.7 接收通路的Link-Down事件
7.4 本章小结
……

第8章 基于Xilinx
第9章　Virtex-6 GTX收发器的时钟和电源设计
第10章　Xilinx IBERT调试工具应用详解
附录A
参考文献