VHDL电路设计实用教程

第1章 vhdl开发工具max+plusii

1．1 max+plusii的安装

1．2 max+plusii设计的输人

1．2．1 max+plusii的启动

1．2．2 新的图形文件的建立

1．2．3 保存文件

1．2．4 指定项目名称

1．2．5 创建默认符号

1．3 项目的编译

1．3．1 打开并指向要编译的文件

1．3．2 打开编译器窗口

1．3．3 器件的选择及管脚的分配

1．3．4 全局逻辑综合方式的选择

1．3．5 flex器件的进位／级联链的设置

1．3．6 定时的设置

1．3．7 编译

1．4 定时分析

1．5 时间仿真

1．6 器件的编程

1．6．1 利用altera编程器对max和eprom系列器件进行编程

.1．6．2 通过jtag实现在系统编程

1．6．3 利用byteblaster配置flex系列器件

第2章 vhdl语言程序的基本结构

2．1 实体

2．1．1 实体说明

2．1．2 结构体

2．2 结构体的子结构描述

2．2．1 块(block)语句结构

2．2．2 进程(process)语句结构

2．3 子程序(subprogram)语句结构

2．3．1 过程

2．3．2 函数

2．4 子程序的重载

2．4．1 函数的重载

2．4．2 过程的重载

第3章 程序包及库和配置

3．1 程序包

3．1．1 程序包首

3．1．2 程序包体

3．2 库

3．3 配置

3．3．1 默认配置

3．3．2 元件配置

3．3．3 结构体的配置

3．3．4 块的配置

第4章 vhdl语言的对象和数据类型及运算操作符

4．1 vhdl的对象

4．1．1 常量

4．1．2 变量

4．1．3 信号

4．1．4 信号与变量的区别

4．2 vhdl的数据类型

4．2．1 标准的数据类型

4．2．2 用户自定义的数据类型

4．2．3 用户定义的子类型

4．3 ieee预定义的标准

4．3．1 标准逻辑位std_logic数据类型

4．3．2 标准逻辑矢量std_logic_vector数据类型

4．3．3 其他预定义标准数据类型

4．4 数据类型的转换

4．4．1 函数转换法

4．4．2 类型标记转换法

4．4．3 常数转换法

4．5 vhdl语言的运算操作符

4．5．1 逻辑运算符

4．5．2 算术运算符

4．5．3 并置运算

4．5．4 关系运算符

4．5．5 移位运算符

4．5．6 运算符的重载

第5章 vhdl结构体的描述方式

5．1 结构体的行为描述方式

5．2 结构体的数据流描述方式

5．3 结构体的结构描述方式

5．4 结构体的混合描述方式

第6章 vhdl语言中的顺序语句

6．1 wait语句

6．1．1 waiton语句

6．1．2 waituntil语句

6．1．3 waitfor语句

6．1．4 多条件wait语句

6．1．5 超时等待处理

6．2 变量赋值语句

6．3 信号代人语句

6．4 if语句

6．4．1 门闩控制语句

6．4．2 二选一控制语句

6．4．3 ip语句的多选择控制语句

6．5 case语句

6．6 loop语句

6．6．1 forloop语句

6．6．2 whileloop语句

6．7 next语句

6．8 exit语句

6．9 return语句

6．10 null语句

6．11 过程调用语句

6．12 断言(assert)语句

6．13 report语句

第7章 vhdl语言中的并行语句

7．1 进程语句

7．2 并行信号代人语句

7．2．1 并发信号代人语句

7．2．2 条件信号代人语句

7．2．3 选择信号代人语句

7．3 并行过程调用语句

7．4 块语句

7．5 并行断言语句

7．6 元件例化语句

7．7 生成语句

7．7．1 for格式的生成语句

7．7．2 if格式的生成语句

第8章 组合逻辑电路设计

8．1 门电路

8．1．1 输入与门

8．1．2 输入或门

8．1．3 二输入与非门

8．1．4 二输人或非门

8．1．5 反相器

8．1．6 二输入异或门

8．1．7 四输入与非门

8．2 编码器和译码器

8．2．1 编码器

8．2．2 译码器

8．3 多路选择器

8．3．1 二选一多路选择器

8．3．2 四选一多路选择器

8．4 比较器

8．5 加法器

8．5．1 半加器

8．5．2 全加器

8．6 求补器

8．7 三态门

第9章 时序逻辑电路设计

9．1 时钟信号和复位信号

9．1．1 时钟信号

9．1．2 复位信号

9．2 触发器

9．2．1 d触发器

9．2．2 jk触发器

9．2．3 t触发器

9．2．4 锁存器

9．3 寄存器

9．4 移位寄存器

9．4．1 串行输入、串行输出移位寄存器

9．4．2 循环移位寄存器

9．5 计数器

9．5．1 同步计数器

9．5．2 异步计数器

第10章 有限状态机的设计

10．1 一个有限状态机的描述实例

10．1．1 功能要求

10．1．2 状态分析

10．1，3 交通灯控制器的三进程描述方式

10，1．4 交通灯控制器的双进程描述方式

10．1．5 交通灯控制器的单进程描述方式

10．2 有限状态机的复位

10．2．1 同步复位信号

10．2．2 异步复位信号

第11章 vhdl语言的设计实例一：频率计的设计

11．1 频率计实现的功能

11．2 频率计各部分的分析

11．3 频率计各部分的设计和实现

11．3．1 时基进程的设计和实现

11．3．2 计数器的设计和实现

11．3．3 七段译码器的设计和实现

11．4 频率计的综合设计

第12章 vhdl语言的设计实例二：计算器的设计

12．1 计算器实现的功能

12．2 计算器各个组成部分的分析

12．2．1 计算器的计算部分

12．2．2 计算器的存储部分

12．2．3 计算器的显示部分

12．2．4 计算器的输入部分

12．3 计算器各部分的设计和实现

12．3．1 计算器计算部分的设计和实现

12．3．2 计算器输入部分的设计和实现

12．3．3 计算器显示部分的设计和实现

12．4 计算器的综合设计

第13章 vhdl语言的编码格式

13．1 文件头的编码格式

13．2 修改说明的格式

13．3 源代码的注释

13．4 vhdl语言中实体的命名

13．5 vhdl语言中的结构体的命名

13．6 程序包的书写格式

13．7 函数和过程的编码格式

13．8 信号的编码格式

13．9 变量的编码格式

13．10 进程的编码规则

13．11 时钟信号的编码规则

13．12 测试工作台的编码规则

13．13 其他的编码规则

附录a vhdl比语言的保留字

参考文献